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    • 作者: 王卫江 薛丞博 高巍 张靖奇著 | 王卫江 薛丞博 高巍 张靖奇编 | 王卫江 薛丞博 高巍 张靖奇译 | 王卫江 薛丞博 高巍 张靖奇绘
    • 出版社: 机械工业出版社
    • 出版时间:2023-07-01
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    • 作者: 王卫江 薛丞博 高巍 张靖奇著| 王卫江 薛丞博 高巍 张靖奇编| 王卫江 薛丞博 高巍 张靖奇译| 王卫江 薛丞博 高巍 张靖奇绘
    • 出版社:机械工业出版社
    • 出版时间:2023-07-01
    • 版次:1
    • 印次:1
    • 字数:442
    • 页数:334
    • 开本:16开
    • ISBN:9787111732433
    • 版权提供:机械工业出版社
  • 作者: 王卫江 薛丞博 高巍 张靖奇
  • 著: 王卫江 薛丞博 高巍 张靖奇
  • 装帧: 平装
  • 印次: 1
  • 定价: 129
  • ISBN: 9787111732433
  • 出版社: 机械工业出版社
  • 开本: 16开
  • 印刷时间: 暂无
  • 语种: 暂无
  • 出版时间: 2023-07-01
  • 页数: 334
  • 外部编号: 庄村26788
  • 版次: 1
  • 成品尺寸: 暂无
  • 前言第1章数字集成电路与SoC介绍11.1数字集成电路技术11.1.1数字集成电路技术的发展历史11.1.2数字集成电路技术基础31.2SoC211.2.1SoC技术简介211.2.2SoC设计流程241.2.3两种SoC设计流程实例25第2章数字SoC的设计基础292.1硬件描述语言292.1.1硬件描述语言与软件编程语言的区别292.1.2硬件描述语言的发展历史302.1.3Verilog HDL的可重复性302.1.4硬件抽象级的模型类型312.2Verilog HDL基本语法312.2.1模块的基本概念312.2.2常量及其数据类型322.2.3变量及其数据类型342.2.4运算符及表达式352.2.5块语句422.2.6赋值语句432.2.7结构语句 442.2.8条件语句和循环语句452.2.9testbench的编写482.3Verilog HDL与数字电路502.3.1数字电路的类型502.3.2Verilog HDL的可综合与不可综合512.3.3组合逻辑电路的Verilog HDL实例522.3.4时序逻辑电路的Verilog HDL实例532.3.5状态机的Verilog HDL实例55第3章FPGA开发工具——VIVADO基础入门593.1FPGA与VIVADO基本介绍593.1.1FPGA基础原理介绍593.1.2以Xilinx7系列为例的 FPGA 内部结构简介603.1.3VIVADO操作界面简介673.2VIVADO中的仿真723.2.1仿真的含义723.2.2仿真的分类723.3VIVADO中的综合基础723.3.1综合的含义723.3.2综合策略介绍733.4VIVADO中的实现基础773.4.1实现的含义773.4.2实现的过程简介783.5VIVADO中的约束管理813.5.1约束的含义813.5.2创建约束的两种方式823.6VIVADO中的IP核863.6.1IP核的概念863.6.2IP核的分类863.7VIVADO示例——并行乘法器设计、仿真、综合及其IP核的定制与调用893.7.1四位二进制并行乘法器设计原理893.7.2四位并行乘法器代码编写以及分析903.7.3仿真设计文件代码编写923.7.4在VIVADO软件中进行乘法器设计923.7.5在VIVADO软件中进行仿真操作1003.7.6在VIVADO软件中进行综合操作1073.7.7并行乘法器IP核的定制1083.7.8并行乘法器IP核的调用1153.8VIVADO示例——全流程实现基于7Z-Lite开发板的流水灯功能1193.8.1流水灯代码编写1193.8.2流水灯代码的行为级仿真1203.8.3综合及引脚约束1213.8.4流水灯实现过程1223.8.5流水灯配置文件生成与下载125第4章Design Compiler的使用1274.1Design Compiler介绍1274.1.1ASIC全流程1274.1.2Design Compiler流程概述1284.1.3Design Compiler配置1294.2Synopsys工艺库使用1334.2.1什么是工艺库1334.2.2库的结构1344.2.3库类1354.2.4库级属性1354.2.5环境描述1374.2.6单元描述1424.2.7延时模型与计算1434.3设计与环境约束1454.3.1环境约束1454.3.2设计约束1494.3.3时钟约束1544.3.4综合示例1564.4优化设计1594.4.1DC的两种综合模式1594.4.2DC自动优化的三大阶段1604.4.3结构级优化1614.4.4逻辑级优化1644.4.5门级优化1664.4.6多个实例解析1674.4.7编译设计1674.4.8层次划分1694.4.9优化时钟网络1714.4.10优化面积172第5章高级数字SoC设计与验证1735.1时钟域1735.1.1时钟域的基本概念1735.1.2同步与异步1745.1.3门控时钟1805.1.4跨时钟域1845.1.5非理想时钟1945.2静态时序分析1965.2.1静态时序分析基本概念1965.2.2静态时序分析相关参数1975.2.3时序路径2015.2.4关键参数计算2025.2.5时序违例的修复方法2025.2.6FPGA时序分析2065.3数字SoC验证2115.3.1验证的基本概念 2115.3.2UVM验证方法学2125.3.3验证的策略2195.3.4验证的方法2255.3.5验证的评估2275.3.6验证案例228第6章基于FPGA的数字SoC设计2436.1设计需求2436.2设计方案2436.2.1SoC整体架构2436.2.2串口简介2446.2.3AMBA总线简介2506.2.4ARM Cortex-M0+微处理器简介2616.3系统设计2656.3.1系统硬件搭建2656.3.2C语言控制程序编写2686.4功能仿真2716.4.1UART模块仿真2716.4.2挂载于APB的UART模块仿真2786.4.3基于Cortex-M0+的SoC仿真2786.5SoC综合与布局布线281第7章AES加密模块设计2857.1AES算法简介2857.1.1AES加密算法原理2857.1.2AES加密模块算法实现2887.2AES算法硬件加速模块设计2927.2.1整体接口设计2927.2.2顶层模块设计2937.2.3输入模块接口设计2957.2.4输入模块状态机设计2957.2.5加密核模块接口设计2987.2.6加密核模块2997.2.7输出模块接口设计3057.2.8输出模块设计3057.3AES算法硬件加速模块仿真3077.3.1Testbench编写3077.3.2ModelSim仿真3087.3.3仿真结果分析3157.3.4ModelSim仿真中可能出现的问题3167.3.5其他ModelSim常用操作3187.4AES算法硬件加速模块综合3197.4.1脚本文件介绍3197.4.2设计文件修改3247.4.3Design Compiler综合操作3257.4.4综合结果分析329参考文献334

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