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正版 集成电路项目化版图设计 居水荣编著 电子工业出版社 978712
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第1章 D503项目的设计准备1.1 ChipLogic系列软件总体介绍1.1.1 集成电路分析再设计流程1.1.2 软件组成1.1.3 数据交互1.2 硬件环境设置1.2.1 硬件配置要求1.2.2 硬件构架方案1.3 软件环境设置1.3.1 操作系统配置要求1.3.2 软件安装/卸载1.3.3 软件授权配置1.3.4 服务器前台运行和后台运行1.3.5 将服务器注册为后台服务1.3.6 服务器管理1.4 将D503芯片数据加载到服务器1.4.1 芯片图像数据和工程数据1.4.2 加载芯片数据的步骤1.4.3 D503项目的软、硬件使用环境练习题1第2章 集成电路逻辑提取基础2.1 逻辑提取流程和D503项目简介2.2 逻辑提取准备工作2.2.1 运行数据服务器2.2.2 运行逻辑提取软件ChipAnalyzer2.3 划分工作区2.3.1 工作区的两种概念2.3.2 D503项目工作区创建及设置2.3.3 工作区的其他操作2.4 以D503项目为例的逻辑提取工具主界面2.4.1 工程面板2.4.2 工程窗口2.4.3 多层图像面板2.4.4 输出窗口2.4.5 软件主界面的其他部分练习题2第3章 D503项目的逻辑提取3.1 D503项目的单元提取3.1.1 数字单元的提取3.1.2 触发器的提取流程3.1.3 模拟器件的提取3.2 D503项目的线网提取3.2.1 线网提取的两种方法3.2.2 线网提取的各种操作3.2.3 线网提取具体步骤3.2.4 D503项目线网提取结果以及电源/地短路检查修改方法3.3 D503项目的单元引脚和线网的连接3.3.1 单元引脚和线网连接的基本操作3.3.2 单元引脚和线网连接其他操作3.3.3 D503项目单元引脚和线网连接中遇到的问题3.3.4 芯片外部端口的添加操作3.4 D503项目的电学设计规则检查及网表对照3.4.1 ERC检查的执行3.4.2 ERC检查的类型3.4.3 ERC检查的经验分享3.4.4 D503项目的ERC错误举例及修改提示3.4.5 两遍网表提取及网表对照(SVS)3.5 提图单元的逻辑图准备3.5.1 逻辑图输入工具启动3.5.2 一个传输门逻辑图及符号的输入流程3.5.3 D503项目的单元逻辑图准备3.6 D503项目的数据导入/导出3.6.1 数据导入/导出基本内容3.6.2 提图数据与Cadence之间的交互练习题3第4章 集成电路版图设计基础4.1 版图设计流程4.2 版图设计工具使用基础4.2.1 版图设计工具启动4.2.2 D503项目版图设计工具主界面4.2.3 版图设计工具基本操作4.3 确定版图缩放倍率4.3.1 标尺单位的概念4.3.2 在软件内设置标尺单位4.3.3 D503项目标尺单位与版图修改4.4 工作区管理4.4.1 创建工作区4.4.2 工作区参数设置4.4.3 复制工作区4.4.4 D503项目工作区转换4.5 版图层次的设置4.5.1 版图层的命名规则4.5.2 D503项目版图层次定义的方法练习题4第5章 D503项目的版图设计5.1 数字单元和数字模块的版图设计5.1.1 版图元素的输入5.1.2 版图编辑功能5.1.3 版图单元的设计5.1.4 D503项目的数字单元版图设计5.1.5 D503项目数字模块总体版图5.2 模拟器件和模拟模块的版图设计5.2.1 模拟器件的版图设计5.2.2 模拟模块的版图设计经验5.2.3 D503项目模拟模块的版图5.3 D503项目的总体版图5.4 版图数据转换5.4.1 导入和导出的数据类型5.4.2 脚本文件的导入和导出5.4.3 版图层定义文件的导入/导出5.4.4 GDSII数据的导入/导出5.4.5 从Layeditor中导出D503项目版图数据后读入Cadence5.5 D503项目版图的优化5.5.1 特殊器件参数方面的修改5.5.2 满足工艺要求的修改5.5.3 带熔丝调节的振荡器的设计练习题5第6章 D503项目的版图验证6.1 Dracula及版图验证基础6.1.1 Dracula工具6.1.2 版图验证过程简介6.2 D503项目的DRC验证6.2.1 DRC基础知识及验证准备工作6.2.2 D503项目的单元区的DRC验证6.2.3 D503项目的总体DRC验证6.3 D503项目的LVS验证6.3.1 LVS基础知识及验证流程6.3.2 一个单元的LVS运行过程6.3.3 多个单元同时做LVS的方法和流程6.3.4 D503项目的总体LVS验证6.4 D503项目DRC和LVS经验总结6.5 采用Dracula进行两遍逻辑的对照6.6 D503项目的文档目录及管理练习题6附录A ChipLogic逻辑提取快捷键附录B ChipLogic版图设计快捷键附录C Cadence电路图输入快捷键
居水荣,1993年加入中国华晶电子集团公司中央研究所,1997年起就职于中国华晶电子集团公司MOS总厂设计所,2000年起任无锡华晶矽科微电有限公司集成电路设计经理;2002年1月起任江苏省超大规模集成电路设计工程技术研究中心技术总监、南通大学兼职教授;;2004年起任江南大学硕士生导师;2007年起任江苏省科技咨询专家;2011年起任无锡杰电科技有限公司、无锡芯源微电子有限公司不错技术顾问,2012年起任无锡派盟集成电路科技有限公司总经理,2013年4月起就职于江苏信息职业技术学院电子信息工程系。
本书以一个目前集成电路行业内比较热门的典型数模混合电路——电容式触摸按键检测电路(项目编号D503)为例,首先介绍基于ChipLogic设计系统的逻辑提取的详细过程和其中的经验分享;接着具体介绍D503项目的版图设计方法、流程等,包括数字单元和模拟器件、数字和模拟模块的版图设计经验;很后基于Cadence设计系统对完成设计后的版图数据进行DRC和LVS的详细验证,从而完成该项目的完整版图设计过程。全书以项目设计为导向,从项目设计的流程、项目设计完整的文档管理等方面突出完成这些项目设计的过程中遇到的技术问题、解决办法,以及如何避免问题等实用性内容,与广大将要从事集成电路设计的学生和正在从事设计的工程师一起分享很好宝贵的项目版图设计经验。
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