人工智能硬件电路设计基础及应用 廖永波 编 专业科技 文轩网

第1部分VHDL技术
第1章VHDL程序的结构002
1.1库和包集002
1.1.1库002
1.1.2包集004
1.1.3库和包集的声明008
1.2实体、构造体和配置09
1.2.1实体010
1.2.2构造体011
1.2.3配置013
1.3课后习题013
第2章VHDL语言规则014
2.1常量、信号和变量015
2.1.1常量015
2.1.2信号015
2.1.3信号赋值语句016
2.1.4变量018
2.1.5变量赋值语句018
2.1.6比较信号和变量020
2.2数据类型020
2.2.1标量类型020
2.2.2复合类型025
2.2.3存取类型029
2.2.4文件类型032
2.2.5保护类型033
2.3运算操作符和属性035
2.3.1运算操作符035
2.3.2属性042
2.3.3通用属性052
2.4课后习题053
第3章VHDL主要描述语句054
3.1顺序语句054
3.1.1if语句054
3.1.2case语句056
3.1.3比较if语句和case语句057
3.1.4wait语句060
3.1.5loop语句061
3.1.6null语句064
3.2并行语句064
3.2.1process语句065
3.2.2block语句067
3.2.3generate语句069
3.2.4component实例化语句072
3.3子程序076
3.3.1函数077
3.3.2过程080
3.4课后习题084
第4章VHDL组合逻辑电路设计085
4.14-16译码器085
4.2具有三态输出的8位4输入复用器089
4.316位桶形移位器091
4.4课后习题096
第5章VHDL时序逻辑电路设计097
5.1带异步清零端的模10计数器097
5.2带同步清零端的4位移位寄存器099
5.3多路输出的时钟分频器101
5.4课后习题104
第6章VHDL状态机设计105
6.1状态机基本组成部分106
6.2状态机设计实例107
6.2.1带同步清零端和装载端的模10计数器107
6.2.2带异步复位端的序列检测器110
6.3课后习题112
第７章VHDL设计实例113
第2部分Verilog技术
第8章Verilog程序结构129
8.1模块的端口定义和I/O说明131
8.1.1模块端口的定义131
8.1.2输入/输出（I/O）说明132
8.2数据类型定义133
8.3功能描述133
8.3.1连续赋值语句（assign）133
8.3.2过程（always）133
8.3.3元件例化134
8.4课后习题134
第9章Verilog语言规则135
9.1数字和字符串135
9.1.1数字135
9.1.2字符串136
9.2数据类型137
9.2.1取值集合138
9.2.2网络138
9.2.3变量141
9.2.4向量143
9.2.5强度144
9.2.6数组144
９.2.7常量145
９.2.8命名空间146
9.3运算符147
9.3.1算术运算符149
9.3.2逻辑运算符150
9.3.3关系运算符150
9.3.4相等运算符150
9.3.5位运算符150
9.3.6归约运算符152
9.3.7移位运算符152
9.3.8条件运算符153
9.3.9连接与复制运算符153
9.4属性153
9.5课后习题155
第10章Verilog主要描述语句156
10.1赋值语句156
10.1.1连续赋值156
10.1.2过程赋值157
10.1.3过程性连续赋值158
10.1.4赋值对象160
10.1.5阻塞与非阻塞161
10.2if语句162
10.3case语句163
10.4循环语句165
10.5时间控制166
10.5.1延迟控制167
10.5.2事件控制167
10.5.3内部赋值定时控制169
10.6块170
10.6.1顺序块170
10.6.2并行块171
10.7结构化过程172
10.7.1initial结构172
10.7.2always结构173
10.7.3task结构173
10.7.4Function结构176
10.7.5任务和函数的区别179
10.8课后习题179
第11章Verilog组合逻辑电路设计180
11.14-16译码器180
11.2具有三态输出的8位4输入复用器183
11.316位桶形移位器184
11.4课后习题189
第12章Verilog时序逻辑电路设计190
12.1带异步清零端的模10计数器190
12.2带同步清零端的4位移位寄存器192
12.3多路输出的时钟分频器194
12.4课后习题196
第13章Verilog状态机设计197
13.1状态机基本组成部分198
13.2状态机设计实例199
13.2.1带同步清零端和装载端的模10计数器199
13.2.2带异步复位端的序列检测器202
13.3课后习题204
第14章Verilog设计实例205
14.1实例一（半加器）205
14.2实例二（4-2编码器）206
14.3实例三（优先编码器）207
14.4实例四（乘法器）208
14.5实例五（16位并入串出寄存器）209
14.6实例六（行波计数器构成的13倍分频器）211
14.7实例七（LFSR构成的13倍分频器）213
14.8实例八（交通信号灯）214
14.9实例九（字符序列检测状态机）219
14.10实例十（IIC协议-主机写数据）222
14.11实例十一（IIC协议-主机读数据）226
14.12实例十二（可综合IIC协议读写功能实现）230
14.13实例十三（SPI协议）239
第3部分系统设计
第15章HLS高层次综合246
15.1实验一创建HLS工程250
15.1.1步骤一：建立一个新的工程250
15.1.2步骤二：验证C源代码256
15.1.3步骤三：高层次综合258
15.1.4步骤四：RTL验证260
15.1.5步骤五：IP创建260
15.2实验二使用TCL命令接口261
15.2.1步骤一创建TCL文件261
15.2.2步骤二执行TCL文件263
15.3实验三使用Solution进行设计优化264
15.3.1步骤一创建新的工程264
15.3.2步骤二优化I/O接口265
15.3.3步骤三分析结果269
15.3.4步骤四优化优选吞吐量（大力度优惠间隔）270
第16章MIPS架构处理器设计273
16.1总体结构设计275
16.1.1MIPS架构单周期处理器数据通路设计276
16.1.2接口定义和接口时序等280
16.2MIPS架构单周期设计总体连接及仿真验证282
16.2.1验证方案282
16.2.2仿真结果及分析284
16.3课后习题295
第17章RISC-V架构处理器设计296
17.1RISC-V处理器设计297
17.1.1整体处理器设计297
17.1.2取指阶段电路设计298
17.1.3指令译码阶段电路设计300
17.1.4指令执行阶段电路设计301
17.1.5存储器访问阶段电路设计302
17.1.6写回阶段电路设计303
17.1.7异常和中断处理机制303
17.1.8邻接互连机制305
17.1.9邻接互连指令简介306
17.1.10乘法过程简介306
17.2基于RISC-V的邻接互连处理器仿真验证308
17.2.1仿真平台搭建308
17.2.2仿真方案309
17.2.3仿真结果及分析313
17.3课后习题316
第4部分基于人工智能的目标检测
第18章基于FPGAC5Soc的MobileNetV1SSD目标检测方案设计318
18.1背景介绍318
18.1.1SSD模型介绍318
18.1.2PaddleLite简介319
18.2方案介绍320
18.2.1功能介绍320
18.2.2系统设计320
18.2.3数据量化321
18.2.4Soc_system连接图322
18.2.5方案创新点及关键技术分析322
18.3硬件加速器介绍及仿真323
18.3.1硬件加速器整体架构323
18.3.2卷积电路324
18.3.3硬件加速器波形抓取328
18.4整体加速结果分析329
18.4.1硬件加速器时序及资源报告329
18.4.2加速结果对比与总结330
18.5课后习题332
第5部分附录
附录A在ISE设计组件下编写VHDL项目的方法334
附录B在Quartus设计组件下编写VHDL项目的方法379
附录C人工智能边缘实验室-FPGA开发板调试403
附录D正文中的程序代码417