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音像FPGA时序约束与分析编者:吴厚航|责编:刘星
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章 时序约束概述 1.1 什么是时序约束 1.2 为什么要做时序约束 1.3 时序约束的基本路径 1.4 时序约束的基本流程 1.5 时序约束的主要方法 1.5.1 使用GUI输入约束 1.5.2 手动输入约束 1.6 约束文件管理第2章 基本的时序路径 2.1 时钟的基本概念 2.1.1 时钟定义 2.1.2 时钟偏差 2.2 建立时间与保持时间 . 寄存器到寄存器的时序路径分析 ..1 数据路径和时钟路径 ..2 数据到达路径和数据需求路径 .. 启动沿、锁存沿、建立时间关系和保持时间关系 ..4 寄存器到寄存器路径分析 2.4 引脚到寄存器的时序路径分析 2.4.1 系统同步接口与源同步接口 2.4.2 系统同步接口的路径分析 2.4.3 源同步接口的路径分析 2.5 寄存器到引脚的时序路径分析 2.5.1 系统同步接口的路径分析 2.5.2 源同步接口的路径分析 2.6 引脚到引脚的时序路径分析第3章 主时钟与虚拟时钟约束 3.1 主时钟约束 3.1.1 主时钟约束语法 3.1.2 识别设计时钟 3.2 主时钟约束实例 实例3.1 : 引脚输入的主时钟约束 实例3.2 : 引脚输入的主时钟约束 实例3.3 : 高速传输器输出的主时钟约束 实例3.4 : 硬件原语输出的主时钟约束 实例3.5 : 差分信号的主时钟约束 3.3 主时钟约束分析 实例3.6 : 使用GUI约束输入时钟引脚 实例3.7 : Clocking Wizard IP主时钟自动约束 实例3.8 : 查看主时钟时序路径的分析报告 实例3.9 : 跨时钟域的时序分析 3.4 虚拟时钟约束 3.5 虚拟时钟约束实例 实例3.10 : 系统同步接口pin2reg的虚拟时钟约束 实例3.11 : 系统同步接口reg2pin的虚拟时钟约束 3.6 时钟特约束 3.6.1 时钟抖动与不确定约束语法 3.6.2 时钟抖动 3.6.3 时钟不确定
第3章主时钟与虚拟时钟约束3.1主时钟约束3.1.1主时钟约束语法主时钟通常是FPGA器件外部的板级时钟(如晶振、数据传输的同步时钟等)或FPGA的高收器输出数据的同步恢复时钟信号等。通过create_clock命令可对主时钟进行约束定义,其基本语法结构如下。create_clok-ae-period-waveform[ge_rt]name后的是设计者自定义的主时钟名称,用于标示定义的主时钟,后续的约束若引用已经定义的主时钟,就是的引用标识。如果约束时不指定,则会默认使用所指定的时钟物理节点作为名称。虚拟时钟定义时,由于不指定,所以必须指定。period后的是定义的主时钟周期,单位是ns,取值必须大于0。ge_rt表示定义的主时钟的物理节点是FPGA的引脚。除此以外,FPGA内部网络也能作为主时钟的物理节点,也可以使用get_nets进行定义。是定义的主时钟的物理节点名称,如时钟引脚名称或高收器恢复的时钟信号名称等。waveform后的用于定义时钟的上升沿和下降沿时刻。表示上升沿时刻,默认值为0;表示下降沿时刻,默认值是时钟周期的一半。它们的单位也都是ns。约束定义一个主时钟时,必须关联FPGA设计网表中已有的某个时钟节点或引脚。换言之,主时钟其实是帮时序分析工具定义了时序路径分析的一个时间零点,而时钟传输过程中的和不确定也都会基于这个时间零点进行计算和分析。由于大多数时序路径约束通常需要以主时钟做基准,所以约束流程中通常建议优行主时钟的约束定义。3.1.2识别设计时钟在Vivado工具中,设计中未约束的时钟可以通过时钟网络报告(ClockNetworksReport)和时序确认报告(CheckTimingReport)进行查看。1)时钟网络报告在Vivado中打开设计工程,如图3.1所示,运行综合(RunSyntheis)或实现(RunImplementation)编译,然后单击OpenSynthesizedDesign或OpenImplementedDesign选项。接着,如图3.2所示,在TclConsole中,输入report_clock_networks命令。图3.1综合编译与实现编译菜单
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