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  • 从CPU到SOC的设计与实现 基于高云云源软件和FPGA硬件平台 何宾,罗显志 编 专业科技 文轩网
  • 新华书店正版
    • 作者: 何宾著
    • 出版社: 电子工业出版社
    • 出版时间:2024-03-01 00:00:00
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         https://product.suning.com/0070067633/11555288247.html

     

    商品参数
    • 作者: 何宾著
    • 出版社:电子工业出版社
    • 出版时间:2024-03-01 00:00:00
    • 版次:1
    • 印次:1
    • 印刷时间:2024-03-01
    • 页数:336
    • 开本:其他
    • 装帧:平装
    • ISBN:9787121462955
    • 国别/地区:中国
    • 版权提供:电子工业出版社

    从CPU到SOC的设计与实现 基于高云云源软件和FPGA硬件平台

    作  者:何宾,罗显志 编
    定  价:79
    出 版 社:电子工业出版社
    出版日期:2024年03月01日
    页  数:336
    装  帧:平装
    ISBN:9787121462955
    主编推荐

    "(1)Verilog HDL进阶 :通过介绍Verilog HDL中的用户自定义原语、指定块、时序检查、SDF逆向注解和VCD文件,使读者对于Verilog HDL在行为仿真和时序仿真中的重要作用有进一步的认识,并通过介绍在ModelSim软件中安装仿真库方法的讲解,使读者能够查看并理解高云的综合后仿真库和时序仿真库的原理。 (2)协同设计方法: 通过西门子的ModelSim软件和高云的GAO在线逻辑分析软件工具,以更加直观的视角呈现运算单元、CPU内核和SoC系统的工作原理,将软件和硬件的协同设计、协同仿真和协同调试融入到本书的知识点中。 (3)内容丰富 :本书内容涵盖了Verilog HDL规范进阶、加法器和减法器的设计和验证、乘法器和除法器的设计和验证、浮点运算器的设计和验证、Codescape的下载安装和使用指南、单周期MIPS系统的设计与验证、多周期MIPS系统的设计和验null

    内容简介

    本书首先对Verilog HDL的高阶语法知识进行了详细介绍,然后基于高云半导体和西门子的云源软件和Modelsim软件对加法器、减法器、乘法器、除法器和浮点运算器的设计进行了综合和仿真,最后以全球经典的无内部互锁流水级微处理器(MIPS)指令集架构(ISA)为基础,详细介绍了单周期MIPS系统的设计、多周期MIPS系统的设计,以及流水线MIPS系统的设计,并使用高云半导体的云源软件和GAO在线逻辑分析工具对设计进行综合和验证,以验证设计的正确性。
    本书共8章,主要内容包括Verilog HDL规范进阶、加法器和减法器的设计和验证、乘法器和除法器的设计和验证、浮点运算器的设计和验证、Codescape的下载安装和使用指南、单周期MIPS系统的设计和验证、多周期MIPS系统的设计和验证,以及流水线MIPS系统的设计和验证等内容。
    本书可作为高等学校电子信息类专业和计算null

    作者简介

    何宾,知名的嵌入式和EDA技术专家,长期从事电子设计自动化方面的教学和科研工作,与全球多家知名的半导体厂商和EDA工具厂商密切合作。已经出版电子信息方面的著作共40余部,内容涵盖电路仿真、电路设计、FPGA、数字信号处理、单片机、嵌入式系统等。典型的代表作有《模拟电子系统设计指南(基础篇):从半导体、分立元件到TI集成电路的分析与实现》、《模拟电子系统设计指南(实践篇):从半导体、分立元件到TI集成电路的分析与实现》、《Xilinx Zynq-7000嵌入式系统设计与实现-基于ARM Cortex-A9双核处理器和Vivado的设计方法》、《Altium Designer17一体化设计标准教程-从仿真原理和PCB设计到单片机系统》、《STC8系列单片机开发指南:面向处理器、程序设计和操作系统的分析与应用》等。

    精彩内容

    目录
    第1章 Verilog HDL规范进阶 1
    1.1 Verilog HDL用户自定义原语 1
    1.1.1 UDP定义 1
    1.1.2 组合电路UDP 3
    1.1.3 电平敏感的时序UDP 4
    1.1.4 边沿敏感的时序UDP 4
    1.1.5 时序UDP的初始化 5
    1.1.6 UDP实例 6
    1.1.7 边沿和电平触发的混合行为 6
    1.2 Verilog HDL指定块 7
    1.2.1 模块路径声明 8
    1.2.2 为路径分配延迟 15
    1.2.3 混合模块路径延迟和分布式延迟 18
    1.2.4 驱动布逻辑 18
    1.2.5 脉冲过滤行为的详细控制 19
    1.3 Verilog HDL时序检查 24
    1.3.1 时序检查概述 24
    ……

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