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  • 预售高性能超标量CPU:微架构剖析与设计 李东声 等 编著 著 专业科技 文轩网
  • 【预售】预计到货时间:2023年04月20日 新华书店正版
    • 作者: 李东声 等 编著著
    • 出版社: 机械工业出版社
    • 出版时间:2023-03-01 00:00:00
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         https://product.suning.com/0070067633/11555288247.html

     

    商品参数
    • 作者: 李东声 等 编著著
    • 出版社:机械工业出版社
    • 出版时间:2023-03-01 00:00:00
    • 版次:1
    • 印次:1
    • 印刷时间:2023-03-01
    • 字数:363
    • 页数:252
    • 开本:16开
    • 装帧:平装
    • ISBN:9787111724605
    • 国别/地区:中国
    • 版权提供:机械工业出版社

    高性能超标量CPU:微架构剖析与设计

    作  者:李东声 等 编著 著
    定  价:119
    出 版 社:机械工业出版社
    出版日期:2023年03月01日
    页  数:252
    装  帧:平装
    ISBN:9787111724605
    主编推荐

    《高性能超标量CPU:微架构剖析与设计》融合了多位一线自研高性能处理器资深工程师多年工作经验,以业界主流高性能CPU规格为基准,全面深入讲解微架构设计与优化,循序渐进、由浅入深。书中配有二维码视频,使读者身临其境,迅速、深入地掌握各种经验和技巧。本书还附赠ubuntu虚拟机,供广大学者使用。虚拟机内包含RISC-V工具链,以及多个开源RISC-V CPU项目,可以进行RISC-V CPU的仿真和学习。

    内容简介

    《高性能超标量CPU:微架构剖析与设计》基于当前主流的高性能CPU设计规格,全面介绍了高性能超标量CPU微架构的设计,并做出对应的分析。主要内容包括业界主流高性能处理器架构及超标量流水线背景知识(第1章);CPU前端,包括指令提取单元、分支预测单元、指令译码单元的设计和优化,以及指令缓存的相关设计(第2、3章);分支预测单元的原理、设计和优化,寄存器重命名与发射队列的原理和设计(第4、5章);执行单元与浮点运算单元的设计实现(第6、7章);访存单元与数据缓存设计(第8章);重排序缓冲的原理及设计(第9章);Intel P6 CPU微架构设计实例(第10章)。微架构设计对应于指令的生命周期,为读者提供直观和清晰的视角,便于读者对高性能CPU设计深入理解。《高性能超标量CPU:微架构剖析与设计》提供了高清学习视频,读者可以直接扫描二维码观看。《高性能超标量CPU:微架构剖析与设计》可作为从事高null

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    序前言第1章 CPU架构与流水线技术概述1.1复杂指令集与精简指令集概述1.2ARM指令集概述1.2.1条件执行与跳转类指令定义1.2.2数据处理与访存类指令定义1.3RISC-V指令集概述1.3.1寄存器结构与特权模式定义1.3.2RISC-V指令概述1.4MIPS指令集概述1.5超标量CPU设计概述1.5.1流水线技术概述1.5.2超长指令字设计第2章 CPU前端与指令缓存设计2.1内存的层次结构与缓存的基本架构2.2指令缓存分类与访问读取2.2.1指令缓存结构的分类2.2.2指令缓存的访问读取2.3指令缓存的替换策略选择2.3.1基于新近的策略设计2.3.2基于频率的策略设计2.3.3近少常使用策略设计2.4指令缓存的性能衡量标准与硬件预取设计2.5TLB与缓存的组织方式2.6微操作缓存与循环缓冲器设计2.7指令提取单元设计2.8指令译码单元设计2.8.1RISC指令译码设计2.8.2x86指令格式概述2.8.3x86指令译码设计第3章 分支预测单元设计3.1分支预测的原理3.2分支跳转方向预测3.2.1基于饱和计数器的预测器设计3.2.2TAGE预测器及其衍生设计3.2.3感知机预测器设计3.3分支跳转目标预测3.3.1分支目标缓冲与分支目标缓冲子系统设计3.3.2返回地址栈设计3.3.3循环预测器设计3.3.4间接跳转分支指令预测设计3.4分支预测单元与取指令单元解耦合设计3.5分支预测单元的设计思路第4章 寄存器重命名单元设计4.1寄存器重命名技术概述4.2寄存器重命名的原理与过程概述4.2.1发射队列前读寄存器重命名设计4.2.2发射队列后读寄存器重命名设计4.3寄存器重命名技术的设计空间4.3.1寄存器重命名的范围与结构4.3.2重命名缓冲的类型4.3.3寄存器重命名缓冲的数量设计4.3.4重命名缓冲的读写端口设计4.4寄存器重命名的映射方法4.5寄存器重命名可能的实现方案4.6寄存器重命名的实现过程第5章 发射队列设计5.1发射队列的原理5.2发射队列设计空间5.2.1发射队列的范围与结构5.2.2发射队列的类型与结构参数5.3操作数获取策略5.3.1发射队列前读寄存器与发射队列后读寄存器策略5.3.2整型和浮点寄存器分开的操作数获取策略5.3.3发射队列前读寄存器与发射队列后读寄存器的比较5.4发射队列的工作机制5.5发射队列在超标量CPU中的应用第6章 执行单元设计6.1算术逻辑运算单元设计6.1.1加减法类与移位类指令的实现6.1.2前导零检测指令实现6.2定点乘法运算设计6.2.1部分积生成器实现6.2.2部分积压缩器实现6.3单指令多数据SIMD设计6.4旁路网络设计第7章 浮点运算单元设计7.1浮点数据格式与运算标准——IEEE7547.2浮点加法运算原理与设计7.2.1浮点加法数据流设计7.2.2双路径算法原理与实现7.2.3前导零预测编码原理与实现7.2.4并行纠错树原理与实现7.3浮点乘法运算原理与设计7.4浮点除法开方运算原理与设计7.4.1SRT算法原理与实现7.4.2Newton-Raphson迭代法原理与实现7.4.3Goldschmidt迭代法原理与实现第8章 访存单元设计8.1内存模型概述8.1.1内存类型概述8.1.2内存格式概述8.1.3内存的访问顺序8.1.4内存指令概述8.2数据缓存概述8.2.1数据缓存层次概述8.2.2缓存技术的应用与发展8.3数据缓存控制设计8.3.1访存控制结构概述8.3.2Load指令执行流程8.3.3Store指令执行流程8.3.4Load Store交织执行流程8.4数据缓存预取技术8.4.1数据缓存硬件预取原理8.4.2数据缓存硬件预取结构8.4.3数据缓存硬件预取模式第9章 重排序缓冲设计9.1重排序缓冲的原理9.2重排序缓冲的设计空间9.2.1重排序缓冲的范围布局与对执行结果的存储9.2.2重排序缓冲的条目与端口数量9.3重排序缓冲运行示例第10章 高性能CPU设计实例:Intel P6微架构10.1Intel P6微架构概述10.2Intel P6微架构的流水线设计10.3Intel P6微架构前端设计10.3.1指令提取单元设计10.3.2分支预测单元设计10.3.3指令译码单元设计10.3.4寄存器别名表设计10.3.5分配器设计10.4Intel P6微架构乱序执行引擎设计10.4.1保留站设计10.4.2重排序缓冲设计10.4.3P6微架构乱序执行示例10.5Intel P6微架构内存子系统设计

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