Verilog HDL与FPGA数字系统设计/EDA与IC设计 罗杰 著 大中专 文轩网

目录 前言 教学建议 第一篇数字系统基础 第1章数字逻辑设计基础/ 11数字电路的发展历史及分类/ 12逻辑运算及逻辑门/ 121基本逻辑运算及对应的逻辑门/ 122常用复合逻辑运算及对应的逻辑门/ 123集成逻辑门电路简介/ 124三态门/ 13逻辑代数的基本公式和规则/ 131逻辑代数的基本公式/ 132逻辑代数的基本规则/ 133基本公式的应用/ 14逻辑函数的代数化简法/ 15逻辑函数的卡诺图化简法/ 151最小项的定义和性质/ 152逻辑函数的最小项表达式/ 153用卡诺图表示逻辑函数/ 154用卡诺图化简逻辑函数/ 155用卡诺图化简含无关项的逻辑函数/ 16组合逻辑电路设计/ 161组合逻辑电路设计的一般步骤/ 162组合逻辑电路设计举例/ 小结/ 习题/ 第2章Verilog HDL入门与功能仿真/ 21硬件描述语言简介/ 211硬件描述语言的起源/ 212硬件描述语言的特点/ 22Verilog HDL程序的基本结构/ 221Verilog HDL程序的基本概述/ 222简单Verilog HDL程序实例/ 23逻辑功能的仿真验证过程/ 231激励块/ 232仿真过程简介/ 24ModelSim仿真软件的使用/ 241创建工作目录/ 242输入源文件/ 243建立工作库/ 244编译设计文件/ 245将设计文件载入仿真器/ 246运行仿真器/ 25Verilog HDL功能仿真常用命令/ 251系统任务/ 252编译器指令/ 小结/ 习题/ 第3章Verilog HDL基础语法与组合逻辑电路建模/ 31Verilog HDL基本语法规则/ 311词法规定/ 312逻辑值集合/ 313常量及其表示/ 314数据类型/ 32Verilog HDL门级建模/ 321多输入门/ 322多输出门/ 323三态门/ 324门级建模举例/ 33Verilog HDL数据流建模与运算符/ 331数据流建模/ 332表达式与操作数/ 333运算符/ 334运算符的优先级别/ 34组合电路的行为级建模/ 35分层次的电路设计方法/ 351设计方法/ 352模块实例引用语句/ 36常用组合电路及其设计/ 361编码器/ 362二进制译码器/ 363七段显示译码器/ 364二进制数与8421 BCD码的转换/ 小结/ 习题/ 第4章时序逻辑电路建模/ 41锁存器/ 411基本SR锁存器/ 412门控D锁存器/ 413门控D锁存器的VerilogHDL建模/ 42时序电路建模基础/ 421阻塞型赋值语句和非阻塞型赋值语句/ 422事件控制语句/ 43触发器/ 431D触发器的逻辑功能/ 432有清零输入和预置输入的D触发器/ 433有使能端的D触发器/ 434D触发器及其应用电路的Verilog HDL建模/ 44寄存器和移位寄存器/ 441寄存器及Verilog HDL建模/ 442移位寄存器及Verilog HDL建模/ 443移位寄存器的应用电路/ 45同步计数器/ 451同步计数器的设计/ 452同步计数器的Verilog HDL建模/ 46Verilog HDL函数与任务的使用/ 461函数说明语句/ 462任务说明语句/ 47m序列码产生电路设计/ 小结/ 习题/ 第5章有限状态机设计/ 51状态机的基本概念/ 511状态机的基本结构及类型/ 512状态机的状态图表示法/ 513状态机的设计步骤/ 52基于Verilog HDL的状态机描述方法/ 521状态图的建立过程/ 522状态图的描述方法/ 53状态机设计中的关键技术/ 531状态编码/ 532消除输出端产生的毛刺/ 533使用OneHot编码方案设计状态机/ 54状态机设计举例/ 541汽车尾灯控制电路设计/ 542十字路口交通灯控制 电路设计/ 小结/ 习题/ 第6章可编程逻辑器件/ 61概述/ 611PLD的历史/ 612PLD开发流程简介/ 613PLD器件的符号/ 62简单可编程逻辑器件/ 621PLA/ 622PAL/ 63复杂可编程逻辑器件/ 631CPLD的基本结构/ 632逻辑块/ 633I/O块/ 634可编程内部互连线资源/ 64现场可编程门阵列/ 641FPGA实现逻辑函数的基本原理/ 642FPGA的一般结构/ 643基于LUT的逻辑块/ 644可编程布线资源/ 645I/O块/ 小结/ 习题/ 第二篇数字系统设计实践 第7章FPGA开发工具的使用/ 71Quartus II软件介绍/ 711Quartus II 91软件主界面/ 712Quartus II的设计流程/ 713USBBlaster 驱动安装/ 72基于原理图的电路仿真/ 721建立新的设计项目/ 722输入电路原理图/ 723编译设计项目/ 724仿真验证设计项目/ 725分析信号的延迟特性/ 726实验任务/ 73基于Verilog HDL的电路设计与实现/ 731半加器的设计与Verilog HDL建模举例/ 732输入设计文件/ 733建立新的设计项目/ 734编译设计文件/ 735仿真验证设计项目/ 736分配引脚/ 737对目标器件编程与硬件电路测试/ 738使用电路网表观察器查看电路图/ 739实验任务/ 74基于原理图和Verilog HDL的层次化设计/ 741编码、译码、显示电路/ 742建立新的设计项目/ 743输入HDL底层文件并完善原理图/ 744分配引脚并编译设计/ 745仿真验证设计项目/ 746对目标器件编程与硬件电路测试/ 747实验任务/ 75嵌入式逻辑分析仪SignalTap II的使用/ 751SignalTap II的实现原理与使用流程/ 752SignalTap II的基本使用方法/ 753实验任务/ 76宏功能模块的调用/ 761计数器模块LPM_COUNTER的配置与调用/ 762嵌入式锁相环模块ALTPLL的配置与调用/ 763优选先出模块FIFO的配置与调用/ 764存储器模块LPM_ROM的配置与调用/ 765实验任务/ 77在Quartus II中调用ModelSim进行仿真/ 771乘法器模块LPM_MULT的配置与调用/ 772仿真流程/ 773实验任务/ 小结/ 第8章数字电路与系统的设计实践/ 81变模计数器设计/ 811功能要求/ 812设计分析/ 813逻辑设计/ 814设计实现/ 815实验任务/ 82移动显示字符的设计/ 821功能要求/ 822设计分析/ 823逻辑设计/ 824设计实现/ 825实验任务/ 83分频器设计/ 831功能要求/ 832设计分析/ 833逻辑设计/ 834设计仿真/ 835实际运行结果/ 836实验任务/ 84篮球竞赛30秒定时器设计/ 841功能要求/ 842设计分析/ 843逻辑设计/ 844设计实现/ 845实验任务/ 85多功能数字钟设计/ 851功能要求/ 852设计分析/ 853数字钟主体电路逻辑设计/ 854功能扩展电路逻辑设计/ 855顶层电路设计/ 856实验任务/ 86频率计设计/ 861功能要求/ 862设计分析/ 863逻辑设计/ 864顶层电路设计/ 865实验任务/ 87DDS函数信号发生器的设计/ 871功能要求/ 872DDS产生波形的原理/ 873设计分析/ 874顶层电路设计/ 875设计实现/ 876D/A转换电路及放大电路设计/ 877实验任务/ 88有限状态机实验/ 881功能要求/ 882设计分析/ 883逻辑设计/ 884设计实现/ 885实验任务/ 小结/ 第9章静态时序分析工具TimeQuest的使用/ 91静态时序分析基础/ 911同步路径的分析/ 912异步路径的分析/ 913外部同步路径的分析/ 914不同的时序模型/ 92TimeQuest时序分析器的使用/ 921TimeQuest的使用流程/ 922两级流水线乘法器设计/ 923设定时序要求/ 924全编译并完成布局布线/ 925验证时序/ 小结/ 第10章异步串口通信及UART实现/ 101UART接口实现原理/ 1011串行通信的概念/ 1012基本的UART通信协议/ 102UART接口模块的层次化设计/ 1021UART接口的功能模块划分/ 1022配置文件/ 1023顶层模块的功能描述/ 1024接收模块的功能描述/ 1025发送模块的功能描述/ 1026波特率变换模块的功能描述/ 1027微处理器接口模块的功能描述/ 103对UART接口模块的功能仿真/ 1031对接收模块的功能仿真/ 1032对发送模块的功能仿真/ 1033对波特率变换模块的功能仿真/ 1034对微处理器接口模块的功能仿真/ 1035对UART接口模块的功能仿真/ 104逻辑综合与时序仿真/ 105下载与验证测试/ 1051验证系统概述/ 1052验证结果/ 小结/ 第11章VGA接口控制器的设计/ 111VGA接口标准和接口电路/ 1111VGA接口标准/ 1112VGA接口电路/ 112VGA彩条信号发生器/ 1121功能要求/ 1122设计分析/ 1123逻辑设计/ 1124顶层电路设计/ 1125对目标器件编程与硬件电路测试/ 1126使用Signal Tap II观察VGA工作时序/ 1127实验任务/ 11324位位图显示/ 1131功能要求/ 1132设计分析/ 1133逻辑设计/ 1134顶层电路设计/ 1135对目标器件编程与硬件电路测试/ 1136实验任务/ 小结/ 附录AVerilog HDL关键字/ 附录B常用FPGA开发板介绍/ 附录CCyclone II系列器件结构/ 参考文献/