扇出晶圆级封装 板级封装及嵌入技术 高性能计算 HPC 和系统级封装 SiP 贝思 凯瑟 系统级封装 晶圆级

商品名称：

扇出晶圆级封装、板级封装及嵌入技术：高性能计算（HPC）和系统级封装（SiP）

作 者：

（美）贝思·凯瑟（Beth Keser），（德）斯蒂芬·克罗纳特编著；吴向东等译.

市 场 价：

128.00元

ISBN 号：

978-7-111-75580-7

出版日期：

2024年6月第1版第1次印刷

开 本：

169mm×239mm·16.75印张·298千字

出 版 社：

机械工业出版社

中文版序

译者序

原书致谢

原书前言

第1章 扇出晶圆级和板级封装的市场和技术趋势

1.1 扇出封装简介

1.1.1 历史背景

1.1.2 关键驱动力：为什么是扇出封装

1.1.3 扇出晶圆级封装（FO-WLP）与扇出板级封装（FO-PLP）

1.1.4 面向异构集成的扇出封装发展趋势

1.2 市场概况和应用

1.2.1扇出封装定义

1.2.2 市场划分：Core FO、HD FO 和 UHD FO的对比

1.2.3 市场价值：收入和销量预测

1.2.4 当前和未来的目标市场

1.2.5 扇出封装的应用

1.3 技术趋势和供应链

1.3.1 扇出封装技术路线图

1.3.2 制造商的扇出封装技术

1.3.3 供应链概述

1.3.4 当前的供应链动态分析

1.4扇出板级封装(FO-PLP)

1.4.1  FO-PLP的驱动力和面临的挑战

1.4.2  FO-PLP的市场和应用

1.4.3  FO-PLP供应商概述

1.5系统设备拆解

1.5.1 带有扇出封装的终端系统拆解图

1.5.2 雷达IC：eWLB与RCP

1.5.3 成本比较

1.6结论

参考文献

第2章FO-WLP（扇出型晶圆级封装技术）与其它技术的成本比较

2.1简介

2.2基于活动的成本模型

2.3 FO-WLP变化的成本分析

2.3.1工艺段的成本

2.3.2 FO-WLP的不同工艺种类

2.4 FO-WLP与引线键合和倒装芯片的成本比较

2.5堆叠式封装(PoP)的成本分析

2.6结论

参考文献

第3章 扇出集成（InFO）技术在移动计算上的应用

3.1 引言

3.2晶圆级扇入封装

3.2.1介电层和再分布层（RDL）

3.2.2 凸点下金属化 (UBM)

3.2.3 可靠性与挑战

3.2.4 大芯片WLP

3.3晶圆级扇出系统集成

3.3.1 芯片先置与芯片后置

3.3.2 塑封与平坦化

3.3.3 再分布层（RDL）

3.3.4 通孔与垂直互连

3.4 集成无源元件（IPD）

3.4.1 高Q值的三维螺线圈电感

3.4.2 天线集成封装（AiP）和5G通信

3.4.3 用于毫米波系统集成的无源元件

3.5 功率、性能、外形尺寸和成本

3.5.1 信号和电源完整性

3.5.2 散热和热性能

3.5.3 外形和厚度

3.5.4 市场和周期成本

3.6 本章小结

参考文献

第4章 集成扇出 （InFO） 在高性能计算中的应用

4.1 引言

4.2 3D封装和片上集成系统（SoIC）

4.3 CoWoS-R, CoWoS-S和CoWoS-L

4.4 InFO-L 和 InFO-R

4.5 超高密度互连的InFO封装（InFO-UHD）

4.6多堆叠系统集成 （MUST） 和Must-in-Must（MiM）

4.7 板载InFO技术(InFO-oS)和局部硅互连InFO技术(InFO-L)

4.8 板载存储芯片的InFO 技术(InFO-MS)

4.9 3D多硅InFO (InFO-3DMS) and CoWoS-L

4.10 晶圆上InFO系统 (InFO_SoW)

4.11 集成板上系统（SoIS）

4.12 沉浸式内存计算（ImMC）

4.13本章小结

参考文献

第5章  用于高密度集成的自适应图形和M-系列技术

5.1 技术描述

5.2 应用与市场

5.3基本封装结构

5.4 制造工艺流程和物料清单

5.5设计特性和系统集成能力

5.6 自适应图形

5.7制造幅面和可扩展性

5.8 封装性能

5.9 鲁棒性和可靠性数据

5.10 电测试注意事项

5.11本章小结

参考文献

第6章    基于面板级封装的异构集成

6.1引言

6.2扇出板级封装

6.3 板级封装的经济效益分析

6.4本章小结

参考文献

第7章 面向高功率模块及SiP模块的新一代芯片嵌入技术

7.1 技术背景

7.2封装基础结构

7.3应用与市场（HPC、SiP）

7.4制造工艺和BOM

7.5设计特点

7.6系统集成能力

7.7封装性能

7.8 鲁棒性与可靠性数据

7.9电测试的考虑因素

7.10 本章小结

参考文献

第8章  先进基板上的芯片集成技术(包括嵌入和空腔)

8.1 引言

8.2通过使用嵌入式芯片封装(ECP®)实现异构集成

8.3 嵌入工艺

8.4 器件选择

8.5 设计技术

8.6 测试

8.7 ECP技术的应用

8.8 利用PCB中的空腔进行异构集成

8.9 封装性能、稳健性和可靠性

8.10 结论

参考文献

第9章 先进的嵌入式布线基板—— 一种灵活的扇出晶圆级封装的替代方案

9.1  技术介绍

9.1.1 C2iM技术

9.1.2 C2iM-PLP技术

9.2应用和市场

9.3封装的基本结构

9.3.1 C2iM-PLP技术经验

9.3.2 C2iM-PLP与引线键合方形扁平无引脚（WB-QFN）封装和倒装芯片QFN（FC-QFN）封装相比的优缺点

9.3.3 C2iM-PLP与WLP和FO-WLP相比的优缺点

9.3.4 未来的应用

9.3.5 C2iM-PLP的局限性

9.4 制造工艺流程及物料清单

9.5 设计规范

9.5.1 封装设计规范

9.5.2 芯片UBM设计规范

9.5.3 芯片排列设计规范

9.5.4 铜柱设计规范

9.6 系统集成能力

9.7 生产规格和可拓展性

9.8 封装性能

9.8.1 电性能

9.8.2 热性能

9.9 鲁棒性和可靠性数据

9.9.1 通过汽车可靠性认证

9.9.2 通过板级可靠性验证

9.10 电测试的思考

9.11 本章小结

第10章 采用扇出晶圆级封装的柔性混合电子

10.1引言

10.2封装的最新发展趋势

10.3 使用FO-WLP的FHE——FlexTrateTM

10.4 FlexTrateTM的应用

致谢

参考文献

第11章 基于2.5D和3D异构集成的多芯片集成电路技术：电和热设计考量及案例

11.1引言

11.2 异构互连拼接技术（HIST）

11.3 基于桥芯片2.5D集成技术的热评估

11.3.1 2.5D和3D的典型架构

11.3.2 热建模和性能

11.3.3 不同2.5D集成方案的热性能对比

11.3.4 2.5D和3D集成之间的热性能对比

11.3.5 基于桥接芯片2.5D集成的热研究

11.3.6 多片式3D集成

11.4 高功率电子器件的单片微流体制冷

11.4.1 单芯片系统的实验演示和特征

11.4.2 微流体制冷2.5D集成系统：实验演示

11.4.3 单片微流体制冷的3D集成：对I/O电学性能影响建模

11.5 结论

参考文献

《扇出晶圆级封装、板级封装及嵌入技术》一书由原国际微电子组装与封装协会（IMAPS）主席贝思·凯瑟（Beth Keser）博士编写，中国电科第四十三研究所组织翻译。

    《扇出晶圆级封装、板级封装及嵌入技术》从多种视角对各种扇出和嵌入式芯片技术进行阐述，首先从市场角度对扇出和晶圆级封装的技术趋势进行分析，然后从成本角度对这些解决方案进行研究，讨论了由台积电、Deca、日月光等公司创建的Advanced应用领域的封装类型。本书还分析了新技术和现有技术的IP环境和成本比较，通过对新型封装半导体IDM公司（如英特尔、恩智浦、三星等）的技术开发和解决方案的分析，阐述了各类半导体代工厂和制造厂的半导体需求，最后对学术界的前沿研究进展进行了归纳总结。

贝思·凯瑟（Beth Keser）博士是世界知名的半导体封装领域专家和行业领袖，于1993年在美国康奈尔大学获得材料科学与工程学士学位，1997年在伊利诺伊大学厄巴纳-香槟分校获得博士学位。凯瑟博士在半导体设备开发方面表现出色，已获得43项美国专利和待批专利，发表50多篇出版物。她曾在摩托罗拉、飞思卡尔半导体、高通和英特尔等全球半导体公司工作，并领导了扇出晶圆级封装（FO-WLP）技术开发与产品组。凯瑟博士同时也是IEEE Fellow和IEEE电子封装学会（EPS）杰出讲师，曾于2015年担任电子封装会议IEEE EPS ECTC主席。2021年到2023年，担任国际微电子组装与封装协会（IMAPS）主席。在2021年，由于在扇出型晶圆级封装领域的贡献，凯瑟博士获得了IEEE EPS技术成就奖。目前，她是初创公司Zero ASIC的制造技术副总裁。

    斯蒂芬·克罗纳特（Steffen Kröhnert）是德国德累斯顿市ESPAT咨询公司的总裁和创始人、IEE EPS会员，在半导体行业有超过20年的工作经验，是23份专利的著者或合著者。