[正版]书籍 多核处理器设计优化——低功耗、高可靠、易测试 李晓维科学出版社9787030671479 158

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多核处理器设计优化——低功耗、高可靠、易测试
	定价	158.00
	出版社	科学出版社（中国）
	出版时间	2021年11月
	开本	16
	作者	李晓维
	页数	359
	ISBN编码	9787030671479

本书主要内容涉及多核处理器设计优化的三个方面：低功耗、高可靠和易测试；从处理器核、片上互连网络和内存系统三个方面论述多核处理器设计的低功耗和高可靠优化方法；从逻辑电路的可测试性体系结构以及存储器电路的自测试方面论述多核处理器的可测试性设计方法；从新型三维堆叠架构以及异构数据中心系统层面论述多核处理器的能效提升方法；并以中国科#学院计算技术研究所自主研发的DPU-M多核处理器为例，介绍相关成果的应用。

前言
第1章 绪论 1
1.1 多核处理器体系结构简介 1
1.1.1 多核处理器 1
1.1.2 多核处理器的片上互连网络 2
1.1.3 多核处理器的内存系统 5
1.2 多核处理器体系结构设计的关键问题 8
1.2.1 功耗与热能问题 8
1.2.2 高可靠设计问题 12
1.3 本书章节组织结构 18
参考文献 22
第2章 处理器核的低功耗设计 26
2.1 功耗管理方法概述 26
2.1.1 功耗管理的硬件支持 27
2.1.2 面向性能优化的功耗管理 29
2.1.3 面向热能安全的功耗管理 31
2.2 多核处理器的热能功耗容量预测 33
2.2.1 线程策略对热能功耗容量的影响 34
2.2.2 初始温度对热能功耗容量的影响 36
2.3 面向热能约束和性能优化的功耗管理 37
2.3.1 静态因子测量 37
2.3.2 热能功耗管理 38
2.4 实验环境搭建及结果分析 38
2.4.1 避免过热效应 40
2.4.2 安全提高频率 41
2.5 本章小结 42
参考文献 43
第3章 处理器核的高可靠设计 47
3.1 高可靠设计方法概述 47
3.1.1 影响电压紧急高可靠设计的三个因素 47
3.1.2 电压紧急的消除、避免和容忍技术 52
3.2 基于存储级并行指令调度的电压紧急消除 56
3.2.1 存取操作数指令队列检查机制 58
3.2.2 多线程预测器 60
3.2.3 指令调度方法 61
3.2.4 实验环境搭建与结果分析 62
3.3 基于电压特性线程调度的电压紧急消除 69
3.3.1 电压特性建模 71
3.3.2 线程调度方法 74
3.3.3 硬件设计 77
3.3.4 实验环境搭建与结果分析 79
3.4 本章小结 85
参考文献 85
第4章 片上互连网络的低功耗设计 89
4.1 片上网络体系结构概述 89
4.2 片上网络的功耗管理 91
4.2.1 功耗管理的核心问题 91
4.2.2 动态功耗管理 92
4.2.3 静态功耗管理 94
4.3 基于穿梭片上网络的节点级功耗管理方法 97
4.3.1 片上网络数据流的时空异构性 97
4.3.2 穿梭片上网络 103
4.3.3 节点级功耗管理 107
4.3.4 实验环境搭建与结果分析 109
4.4 本章小结 114
参考文献 115
第5章 片上互连网络的高可靠设计 117
5.1 互连线的串扰效应 117
5.1.1 串扰问题的提出 117
5.1.2 串扰效应的影响与故障模型 118
5.1.3 针对总线串扰效应的容错设计 120
5.2 片上网络的存储转发特征 122
5.3 错开信号跳变容忍串扰的理论推导 123
5.3.1 时延故障 123
5.3.2 尖峰故障 127
5.4 跳变时间调整的规则 130
5.4.1 潜在时延故障 130
5.4.2 潜在尖峰故障 131
5.5 时序分析与跳变时间调整系统 132
5.6 实验环境搭建与结果分析 135
5.6.1 时延性能 136
5.6.2 面积开销 140
5.6.3 功耗开销 142
5.6.4 总体性能 143
5.7 本章小结 144
参考文献 145
第6章 多核处理器内存系统的低功耗设计 148
6.1 内存系统低功耗技术概述 148
6.1.1 片上缓存与内存控制器 149
6.1.2 动态功耗优化 150
6.1.3 静态功耗优化 151
6.2 内存系统互连能效优化技术 153
6.2.1 高能效内存系统新型互连技术 153
6.2.2 高能效片上缓存互连技术 157
6.3 基于硅激光互连的高能效内存设计方法 159
6.3.1 硅激光互连技术概述 159
6.3.2 DRAM内存访问机理与特性分析 163
6.3.3 硅激光互连DRAM架构设计 165
6.3.4 实验评估 173
6.4 本章小结 179
参考文献 180
第7章 多核处理器内存系统的高可靠设计 183
7.1 多核处理器内存系统高可靠设计技术概述 183
7.1.1 电路级的缓存容错技术 184
7.1.2 体系结构级缓存容错技术 185
7.2 多核处理器NUCA节点故障模型 188
7.2.1 术语介绍 190
7.2.2 末级缓存架构 190
7.2.3 地址黑洞模型 191
7.3 支持离线节点隔离的交叉跳跃映射技术 192
7.4 基于利用率的节点重映射技术 194
7.4.1 基于栈距离的利用率度量方法 195
7.4.2 针对节点重映射的栈距离分析模型 196
7.4.3 节点重映射问题形式化以及求解 197
7.5 节点重映射的实现 200
7.5.1 栈距离分析与重映射过程 200
7.5.2 可重构路由器设计 201
7.6 实验方案与结果 203
7.6.1 实验环境与测试集 203
7.6.2 故障注入机理 204
7.6.3 实验结果 205
7.7 本章小结 213
参考文献 214
第8章 三维堆叠多核处理器的低功耗设计 216
8.1 三维堆叠多核处理器体系结构概述 216
8.1.1 三维集成技术与TSV制造 216
8.1.2 三维片上网络 217
8.2 高TSV利用率的三维堆叠片上网络设计 218
8.2.1 TSV共享方法的基本架构 218
8.2.2 三维路由器设计与实现 222
8.2.3 TSV共享逻辑对物理设计的影响 224
8.2.4 路由算法设计 225
8.2.5 TSV共享的全局配置 225
8.2.6 采用GSA进行异构共享拓扑的设计空间探索 226
8.3 实验评估 228
8.4 本章小结 239
参考文献 240
第9章 三维堆叠多核处理器的高可靠设计 242
9.1 三维堆叠处理器的高可靠设计概述 242
9.1.1 三维堆叠供电网络 242
9.1.2 三维堆叠处理器的电压紧急分布特性 243
9.2 软硬件协同的三维堆叠处理器电压紧急高可靠设计 246
9.2.1 分层隔离的故障避免电路设计 246
9.2.2 紧急线程优先的线程调度方法 248
9.3 实验环境搭建与结果分析 249
9.3.1 电压紧急减少 250
9.3.2 工作频率提升 251
9.4 本章小结 251
参考文献 252
第10章 多核处理器可测试性设计 254
10.1 多核处理器可测试性设计概述 255
10.1.1 逻辑电路可测试性设计体系结构 255
10.1.2 逻辑电路可测试性设计技术 260
10.2 DPU_m芯片逻辑电路可测试性设计 266
10.2.1 芯片模块级扫描结构设计 267
10.2.2 芯片顶层测试结构 274
10.2.3 片上时钟控制 279
10.2.4 芯片测试向量生成流程 282
10.2.5 实验结果与分析 286
10.3 DPU_m芯片片上存储器的内建自测试设计 287
10.3.1 片上存储器测试 287
10.3.2 存储器内建自测试的工具 291
10.3.3 存储器内建自测试顶层设计 296
10.3.4 实验结果与分析 300
10.4 本章小结 301
参考文献 302
第11章 基于异构多核处理器的数据中心TCO优化 305
11.1 异构多核处理器能效建模方法概述 305
11.1.1 异构系统概述 306
11.1.2 能效建模及其重要性 307
11.1.3 资源管理 310
11.2 异构多核处理器性能模型 311
11.2.1 协同横向扩展和垂直扩展的性能建模 313
11.2.2 模型实现与性能优化 315
11.2.3 实验环境搭建与结果分析 317
11.3 异构多核处理器能效优化策略 322
11.3.1 异构多核处理器能效建模 322
11.3.2 异构多核处理器能效优化 324
11.3.3 实验环境搭建与结果分析 326
11.4 异构数据中心系统的TCO优化 328
11.4.1 数据中心系统概述 328
11.4.2 基于解析的数据中心更新框架 329
11.4.3 成本效益评估——功耗与性能 335
11.5 本章小结 339
参考文献 341
第12章 总结与展望 345
12.1 全书内容总结 345
12.2 新兴技术展望 349
12.2.1 “存算一体”计算架构 351
12.2.2 领域定制处理器 352
参考文献 353
索引 356